SystemVerilog
SystemVerilog dil temelleri ve ileri seviye konular
- 1 Neden SystemVerilog?
- 2 Verilog vs SystemVerilog
- 3 Veri Tipleri
- 4 typedef, enum ve struct
- 5 Diziler (Arrays)
- 6 Kuyruklar (Queues)
- 7 String İşlemleri
- 8 Lab 1: Veri Paketleri
- 9 Sınıflar ve Nesneler
- 10 Metodlar ve Constructor
- 11 input, output, inout, ref
- 12 this ve static
- 13 Kapsülleme (Encapsulation)
- 14 Kalıtım (Inheritance)
- 15 Çok Biçimlilik (Polymorphism)
- 16 Deep Copy vs Shallow Copy
- 17 Lab 2: Hiyerarşik Transaction
- 18 rand ve randc
- 19 randomize() Metodu
- 20 Constraint Blokları
- 21 Döngüsel Kısıtlamalar
- 22 pre/post_randomize()
- 23 constraint_mode
- 24 Lab 3: Generator Sınıfı
- 25 fork...join
- 26 wait fork ve disable fork
- 27 Events (Olaylar)
- 28 wait(event.triggered) ve @(event)
- 29 Mailbox
- 30 Semaphore
- 31 Lab 4: IPC Veri Akışı
- 32 Interface ve Modport
- 33 Clocking Block
- 34 Virtual Interface
- 35 Assertions (SVA)
- 36 Fonksiyonel Kapsam
- 37 Lab 5: Interface + Coverage
- 38 Makro Kullanımı
- 39 ALU Tasarımı
- 40 ALU Interface Tanımı
- 41 Transaction Sınıfı
- 42 Generator Modülü
- 43 Driver Modülü
- 44 Monitor Modülü
- 45 Scoreboard
- 46 Environment Sınıfı
- 47 Test Sınıfları
- 48 Coverage Tanımları
- 49 Final Testbench